异构IC封装:优化性能和成本

September 22, 2022 in Semiconductor Story by Mike Kelly
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领先的集成电路(IC)铸造厂已经开始出货7纳米和5纳米晶圆,3纳米产品认证正在进行中. 晶圆成本持续飙升,因为高晶体管密度需要更昂贵的工艺来制造它们. 即使当新节点出现时,缺陷密度可以保持相对平坦, 硅的单位面积成本呈非线性增长. 这些经济学已经把新的包装技术直接放到了未来产品架构的讨论中.

Where performance is paramount, 新的硅节点所提供的晶体管密度和时钟速度正被考虑用于功能应用. 这是如何影响一个典型的高性能模具的其他领域,不需要在最新的硅节点上提高性能?

异构包装一直是行业的答案,使一个 design 长期以来一直被视为圣杯的方法直到最近才变得实用. 这是一个骰子的一部分, system-on-chip (SoC), 都被雕刻出同质设计和创造在更小的独立硅模. 第一个趋势是删除与内存和长到达串行/反序列化器(serde)类型通信的输入/输出I/O块.

This creates an electrical, functional, 实体建筑块景观,IC功能块可以被认证和重复使用. 就在几年前,以这种方式将原始投资分散到更多的终端设备上几乎是不可想象的.

这一产业的发展始于2.5D Through Silicon Via (TSV) products, 它允许非常高密度的DRAM内存或高带宽内存(HBM)在同一个IC包中与特定应用程序的IC (ASIC)一起实现. 现在,作为功能块,这些电路项目正在从soc中移除. 例子包括作为独立硅片的中央处理器(cpu), and GPUs, general compute and high-speed IO blocks, to mention a few.

To address these offerings, 一些关键技术已经被开发出来用于集成一些技术, or many, 模成高性能的离散模集合无论它是逻辑还是 memory, or other. 这些发展包括利用传统封装衬底的高密度多模产品, 所谓的多芯片模块(MCM)倒装芯片球栅阵列(FCBGA),以及非常细的线结构,如2.5D TSV和高密度风扇出(HDFO)产品. New chiplet integrations using substrate SWIFT (S-SWIFT)技术正在获得认证. S-SWIFT HDFO解决方案允许细线路由至2µm线和2µm空间和6层结构. 这种模块制造技术已经发展了3年,并升级到实际允许集成芯片和HBM存储器. S-Connect是HDFO和桥接产品的结合,目前处于内部认证阶段.

The choice of which IC packaging 使用芯片实现异构结构的技术在很大程度上受到芯片之间通信接口的影响, see figure 1. 在许多应用中,模间具有100或1000秒IO的高速并行接口是首选, 这需要高密度互连, such as 2.5D TSV,使用硅中间层或高密度扇出(HDFO S-SWIFT), or a bridge technology (S-Connect).

模对模接口封装差异化

Figure 1: Die-to-die interface selection

S-SWIFT利用铜细线光刻和有机介质来实现高水平的信号路由密度, fabricated on-site. S-Connect更谨慎地使用同样的高密度RDL技术,但增加了高密度桥接,以帮助芯片之间的极端高密度路由. 3D die stacking 使用Cu杂化键提供的超高密度垂直模对模互连也将在未来补充二维集成.

这些包装技术的前景是光明的. 仅在去年,用于芯片二维集成的新产品设计就增加了4倍. Improved silicon architectural flexibility, chiplet reuse, reduced time-to-market, 和较低的整体成本继续推动这一创新在封装行业,因为鼎博体育继续提供先进的异质IC封装路线图.

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About the Author

迈克·凯利是高级包装部的副总裁 & 鼎博体育科技的技术整合. Kelly于2005年加入鼎博体育,并领导了EMI屏蔽的封装开发, thermally enhanced packages, 传感器和高密度MCM包包括2.5D TSV and high-density fan-out (HDFO). 他在电子和IC封装设计和制造领域工作了25年, 管理从聚酯柔性电路到共晶倒装芯片的项目, IC package design and signal integrity. 凯利在该领域拥有40多项专利,并拥有机械和化学工程硕士学位.